パラレルの意義と設計思想について

今日は久しぶりに技術的な話題を投下してみたいと思います。目的は当方の設計思想を伝えることが第一、次にパラレル化の注意点について共有することです。

DACでは昨今パラレル化という流れをよく見ます。国内ではEsotericが有名だと思いますが、そもそもES9018の時点で8chを合成するという大規模パラレルの試みがなされていました。現在ではES9038でそれを推し進めた設計となっています。古くは電流出力DACをパラレル加算する製品もたくさんあったと思いますがその時代のことは詳しくないので余計なことは語りません。

パラレル化はコスト効率が最も悪い

しかし個人的にはパラレル化はとてもコスト効率の悪い手段だと考えています。なぜならすべての物量が2倍になっても性能の向上は理論値で1.4倍、物量が4倍でやっと2倍の性能です。さらに増やすほど効率は悪化します。16倍の物量でも4倍しか良くなりません。

さらに実測では理論値そのまま向上することは稀です。なぜならパラレル化によって改善するのは完全な無相関ノイズのみだからです。だからなにか一箇所でも大きく足を引っ張っているノイズ源がある場合には大規模パラレル化の意義は殆どなくなってしまうのです。どこか一つでもボトルネック性能の場所があった場合には、まずパラレル化を検討する前にそこを直すべきだということです。そのほうがコスト効率は遥かに良いからです。

要するに、なんでも物量を投入すればよいわけではないということです。パラレル化の前提となる基本はシングルのDAC基板の状態で最高のSN性能を出せているかどうかが大切です。

しかしパラレル化で(駄目な設計でも)確実に良くなるので開発者が自社製品しか聞いていない場合には問題に気づかないわけです。相対的には良くなりますので…。とにかくパラレル化の最大のリスクは、大量の物量を投入して値段が高くなっている割に音がさほど良くなってない可能性があるということです!

これが逢瀬がパラレル化に消極的だった最大の理由です。

パラレル化で性能向上するには条件がある

次にパラレル化の注意点です。パラレル化で改善する性能は主に無相関のノイズとTHDそして駆動力ですが、無相関ノイズはノイズ発生源が異なる場合にしか当てはまりません。共通ソースのノイズ源はパラレル化では改善しないのです。これがとても大事なことです。

抵抗、リファレンス電圧、アンプ、ジッター、これらすべてがノイズ源ですから、これらすべてをパラレルにしなければ理論値通りの向上はないということです。パラレル化を効果的に設計したい場合にはノイズの発生源が根本的に異なるように設計しなければならないということです。

よくあるパラレル設計を見ると、DACのみ、アンプのみ、こういう設計が多いです。これはIVだけパラレルで出力はシングルという構成も同様です。この場合IV段に起因するノイズは減っても出力アンプとその周辺の抵抗ノイズは改善しません。

次にクロックや電源がパラレルになっていない場合も同様です。一つの電源回路から分配して電源を供給すると電源起因のノイズには全くパラレルの効果はありません。クロック起因のノイズフロア上昇も同様に共通したクロック起因のノイズにはパラレルの効果はほとんどないはずです(ただしクロックのパラは副作用があります。後述)。

意外とこの罠にハマっているパラレル設計の製品は多いと思います。様々なDACを見てきていますがパラレルを売りにした製品ですべてが完全なパラレルという設計は見たことありません。相当高額なハイエンドでも大抵パラレルではない部分があります。ノイズ源がちゃんと意図通りにパラレルになっているかどうか、パラレルになっていない場所の選択が本当に合理的で設計思想にあっているか、このあたりを是非チェックしておきたいです。

AK4499でパラレル化を採用した理由

AK4499は今まで望む希望性能を超えてきたことでようやくパラレル化の意義が見いだせました。AK4497では電源や抵抗ノイズはDACの残留ノイズに比べて遥かに低くパラレル化の意義を見出せませんでしたが、AK4499ではようやく2nV/rtHzレベルのローノイズオペアンプの残留ノイズを直接見ることができる物理限界に近い領域までシングルDAC基板のSNが向上したのでパラレル化にチャレンジしてみたいと思いました。

なのでだいぶ前から構想していた、電源、DAC、クロック、アンプ、すべてのパラレル化に踏み切りました。これによってアナログ信号に関わるすべてのノイズ源が無相関となり完全なパラレルが実現できるはず、ということです。正直初の試みです。今回はこれを狙った設計になっています。大規模かつ本格的な完全パラレル化の実験はハイエンドで採用する予定なので今回はその準備段階として済ませておきたかったのです。

そして今回の実証テストで改善効果を感じられましたのでハイエンドではより大規模な形でパラレル化を採用する可能性が高くなりました。

#やってみてクロックをパラレルにすると高周波の干渉の問題があることに気づきました。干渉でスプリアスが大量発生します。なんとか現状の理想レイアウトを維持した状態かつ性能劣化のほとんどない解決策を見つけたので(手間はかかりますが)なんとかなりそうです。今回は設計変更をする余力がないのでそのまま対策しますが、正直クロックのパラレル化は解決しなければならない大きな副作用があります。ここでは解決方法は提示せず基本のアイデアだけ提供しておきます。

Follow me!

コメントを残す

メールアドレスが公開されることはありません。 * が付いている欄は必須項目です